AI助攻半導體!台積電攜西門子提升晶片設計效率 推進先進製程

  • 記者:林汪靜
  • 發佈時間:2026.09.29 15:19
  • 最後更新時間:2026.09.29 15:19
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西門子今日宣布,將全面深化與台積電的戰略合作,雙方推進先進製程與3D晶片設計。(圖/西門子提供)

西門子今日宣布,將全面深化與台積電的戰略合作,雙方推進先進製程與3D晶片設計。(圖/西門子提供)

半導體設計難度愈來愈高,效率、良率及生產也面臨挑戰,西門子今(29)日宣布,將全面深化與台積電的戰略合作,雙方不僅要在先進製程與3D晶片設計上大步向前,協助雙方客戶提升生產力、加速設計週期,並因應日益複雜的設計挑戰,並推出AI代理提升工作效率,並縮短投片時程。

AI代理自動抓錯、修正一氣呵成

隨著晶片電路越來越繁複,晶片設計時最頭痛的莫過於繁雜的「設計規則檢查(DRC)」。西門子與台積電此次合作,共同實現了一款AI代理,能夠在數位IC 與客製化IC設計流程中,自動識別、分析並修正DRC違規。

這項創新技術背後集結了西門子多款王牌軟體,包括由Calibre®軟體提供支援,並與Aprisa™及Solido™軟體深度整合。其中,「Calibre Check Assist」能在除錯過程中提供即時、符合設計情境的指引。西門子EDA IC產品事業部執行副總裁 Ankur Gupta表示,「透過結合西門子 EDA 產品組合與台積公司頂尖的製程及封裝技術,我們正協助客戶在生產力、速度與設計信心等層面邁向更高水準。」

支援A16、A14等先進製程技術

除了軟體端的AI導入,西門子與台積電將持續針對先進製程節點認證及設計支援展開合作。西門子多款核心EDA工具(如Calibre nmDRC、nmLVS、xACT 和 PERC)已正式取得台積電次世代的A14製程節點認證,而Solido Simulation Suite也已將SPICE精準度擴展至TSMC N3C、A16及A14製程技術。

在備受矚目的3D IC與先進封裝領域,雙方針對台積電創新的TSMC-SoIC®晶圓級 3D 晶片堆疊平台、CoWoS-L 以及矽光子應用(如 TSMC-COUPE™ 參考流程)展開深度合作。台積公司生態系暨聯盟管理處處長 Aveek Sarkar 指出:「面對日益複雜的半導體設計工作流程,AI 為提升生產力與效率帶來重要機會。我們與西門子等OIP生態系夥伴攜手合作,協助工程師因應不斷攀升的設計複雜度,同時達成嚴格的效能與能源效率目標。」

西門子與台積電攜手推進AI驅動的半導體設計自動化。(圖/西門子提供)


為了讓全球客戶與夥伴能更快掌握這項尖端技術,西門子也透過「Siemens Xcelerator Academy」平台,提供隨選學習資源,目前已全面開放予台積電設計中心聯盟(TSMC Design Center Alliance)合作夥伴使用。西門子更推出了一套採用台積電5奈米製程技術的端到端數位實作實驗課程,協助更多使用者學習並採用先進的半導體設計方法,也共同培育新一代的AI設計戰力。

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