SEMICON／邁向3D堆疊！科林研發揭示記憶體製程新突破
- 記者：林汪靜
- 發佈時間：2026.08.31 12:28
- 最後更新時間：2026.08.31 12:28
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SEMICON Taiwan 2026國際半導體展於開展前夕、今日上午舉行半導體先進製程科技論壇。（圖／林汪靜攝）
隨全球運算需求爆發與能耗挑戰加劇，半導體架構正迎來全面轉向3D垂直堆疊的關鍵轉折點。半導體設備巨擘科林研發（Lam Research）近日揭示最新先進製程技術，剖析邏輯晶片、3D NAND與DRAM未來數代的演進藍圖，並展示突破物理極限的高深寬比（HAR）蝕刻與沉積解決方案。
3D NAND將朝千層邁進
SEMICON Taiwan 2026國際半導體展於開展前夕先開跑一系列專業論壇，今日上午舉行半導體先進製程科技論壇。
科林研發導體蝕刻產品事業部副總裁Gowri Kamarthy在論壇中指出，3D NAND快閃記憶體領域，晶片架構正面臨層數激增與結構微縮的雙重考驗。目前業界已邁入數百層堆疊，並加速朝千層目標邁進。製程中最嚴苛的「通道孔蝕刻（Channel Hole Etch）」深度已達10微米，若側壁出現僅1度的傾斜偏差，便會嚴重影響記憶體單元效能。
她進一步指出，透過全新化學氣體配方、極低溫製程與超高功率硬體支援，旗下蝕刻方案成功將蝕刻速率提升2倍，並將整片晶圓的通道孔垂直度偏差精準控制在0.1度以內、輪廓偏差小於21%，不僅大幅提升量產可行性，亦使元件密度提升超過100%。
Gowri Kamarthy表示，大家可以預見，在3D NAND領域，不久的將來就能達到上千層的堆疊。在邏輯晶片方面，目前新製程已投入量產，且微縮技術仍會在接下來幾個節點持續發展。
邏輯製程方面，繼環繞式閘極（GAA）進入量產後，業界正全力推進將N型與P型電晶體垂直堆疊的互補式場效電晶體（CFET）架構。同時，為解決極紫外光（EUV）微影下金屬導線過窄造成的訊號與功耗瓶頸，背部供電網路（BSPDN）技術已成關鍵趨勢。針對CFET極具挑戰的多層材料堆疊結構，科林研發發表了專用蝕刻機台Akara。該設備搭載直驅式即時點火電源、獨立離子能量控制技術（SNAP）與時間脈衝（Temporal Pulsing）功能，能在深寬比高達 50 的淺溝槽隔離（STI）等關鍵步驟中，實現超高垂直度、極高選擇比與全晶圓優異均勻性。
3D DRAM 深寬比突破200：1
尤其記憶體技術的最大轉變是發生在DRAM領域。Gowri Kamarthy表示，DRAM 的下一個轉折點是從2D走向3D，3D DRAM的轉變雖然還需要幾年時間，但大量的研發工作已經全面展開。從2D邁向3D時，DRAM的製程步驟將迎來根本性的改變，設備供應商正投入大量資源來實現這項技術。在2D DRAM中，深寬比最高可達25，而轉入3D後，深寬比將激增至200以上，她說，這還只是第一代，未來還會進一步提升。
她提到，在3D DRAM的矽／矽鍺（Si／SiGe）堆疊蝕刻中，科林研發的產品Akara 展現了深度達9微米且垂直偏差小於0.1度的優異能力。此外，針對橫向蝕刻（Lateral Etch）與原子層沉積（ALD）製程，科林研發強調傳統電漿技術已無法滿足離子轉角沉積的需求，必須仰賴選擇比超過200：1的新型前驅體與化學氣體創新，為預計數年後登場的高產量製造（HVM）奠定基石。
