SEMICON／迎大晶片時代！聯發科揭「面板級封裝」解方 披薩改成方形成本降3成
- 記者：謝佩穎
- 發佈時間：2026.08.31 14:23
- 最後更新時間：2026.08.31 14:23
- 記者：謝佩穎
- 發佈時間：2026.08.31 14:23
- 最後更新時間：2026.08.31 14:23
聯發科資深處長徐潤忠。（圖／謝佩穎攝）
隨著生成式AI與高效能運算（HPC）需求爆發，AI晶片尺寸越做越大，傳統晶圓級封裝正面臨光罩極限與產能瓶頸。IC設計大廠聯發科（2454）今（31）日在SEMICON「面板級扇出型封裝創新論壇」中剖析先進封裝新趨勢。聯發科資深處長徐潤忠表示，業界正加速轉向「面板級扇出型封裝（FOPLP）」，透過更大的矩形面積大幅降低邊角浪費，潛在封裝成本降幅高達約30%，可望為吃緊的先進封裝產能帶來全新出路。
圓形披薩「做大改方形」 矩形面板利用率大增
徐潤忠用披薩做比喻，傳統廚師揉麵糰用離心力旋轉出圓披薩，但當顧客需要更大份量、不同形狀時，年輕師傅就改用桿麵棍與大型烤箱製作「矩形披薩」，這就跟封裝技術的演進是一樣的。
徐潤忠進一步解釋，傳統12吋圓形晶圓在放置大尺寸矩形晶片時，邊緣會留下大量無法利用的無效區域。若改採510×515毫米或600×600毫米的矩形面板，總面積是12吋晶圓的3.7至4倍以上，邊緣利用率顯著提升，單次產出量可大幅增加約78%，大幅緩解邊緣浪費帶來的經濟劣勢。
四大推動力助攻 緩解CoWoS產能瓶頸
目前推動面板級封裝的四大產業力量包括：
- 光罩尺寸極限：AI晶片尺寸達到3.5倍至4倍光罩尺寸，單片晶圓產出極低。
- 產能瓶頸高懸：台積電CoWoS產能緊缺、擴產資本支出龐大，面板製程成為提高生產力的高效捷徑。
- 成本結構最佳化：潛在封裝成本降幅可達約30%。
- AI市場高速成長：未來晶片封裝需求預估將迎來數倍成長。
跨入大尺寸有門檻 「應力、翹曲」成關鍵考驗
儘管面板級封裝優勢顯著，但技術同樣面臨大挑戰。徐潤忠表示，矩形面板缺乏圓形晶圓的「徑向對稱性」，四個角落容易累積熱膨脹係數（CTE）不匹配帶來的應力，產生「角落效應」與缺陷密度不均；此外，熱製程中的翹曲（Warpage）與微小對位誤差（Overlay），也將直接衝擊良率與可靠度。
大尺寸封裝更伴隨新產品導入（NPI）週期拉長至8到9個月的挑戰。徐潤忠指出，製程控制絕不能僅仰賴產線末端的檢查，必須貫穿整個製造流程，透過「前饋（Feedforward）」與「反饋（Feedback）」即時修正，並在初期架構設計階段就將應力要求納入考量。
深耕7年、年耗百萬片 聯發科：依產品選對平台
徐潤忠透露，聯發科投入面板級扇出型封裝已逾7年，首款產品耗時3年邁入量產，目前累積的年產出若折算成8吋晶圓已近100萬片，良率更達到與晶圓級相當的水準。
徐潤忠強調，面板級封裝並非要完全取代晶圓級封裝，而是「依產品特性選擇最合適、具可製造性的平台」。面對異質整合時代，聯發科整合晶圓代工、OSAT封測廠（如日月光、艾克爾、力成等）、載板及EDA大廠生態系，並導入生成式AI打造客製化工作流，持續鞏固在先進封裝領域的領先地位。
